SAYISAL ELEKTRONİK

mantık devrelerinin tasarımında beliren sorunlar yazan: DoUgldS L E W I N çeviren: K a y a Y A Z G A N

UDK: 681.322.065.2

ÖZET

Mantık tasarımında önde gelen sorunlar özellikle karmaşık, geniş çapta tümleşik (large scale inteı ration, LSI) devrelerin tasarımında karşılaşılan güçlükler tartışılmaktadır. Yerleşmiş kuramsal yöntemlerin, örneğin en aza indirgemenin (minimi zation) geçerliğini yitirdiği ve altdizge (sub system) düzeyinde tasarımlama için yetersiz oldu ğu öne sürülmektedir. Salt oku bellekler (read only memory, ROM) ve çoklayıcı <multiplexer) dev relerin kullanılması ayrıntılarıyla gözden geçi rilmekte ve dizge tasarımında günümüzdeki araş tırmaların bir özeti verilmektedir.

SUMMARY

Current problems in logic design, in particular those concemed with the design and implementa tion of digital systems using complex LSI circui are discussed. it is argued that the established switching theoretic methods, .such as minimizatio are no longer relevant, and that existing theory is inadeguate for design at the subsystem level The difficulties associated with the implementa tion of ROM and multiplexer circuits are reviewe in detail and finally a summary is given of pre sent day research in systems specification and design.

Douglas Lewin, Prof., Brunel University. Kaya Yazgan, TCDD Elektronik Araştırma Merkezi.

ELEKTRİK MÜHENDİSLİĞİ 23i

"iiuir

İT il

İL. GÎRÎŞ

^

YADADEGÎL geçitleri, iki duraklılar

(flip flop) kullanarak mantık devrelerinin ger

çekleştirilmesi üstünde uzun süredir çalışılıyor.

Bu çalışmalar sonucunda en az sayıda geçit ve

ikiduraklı kullanımına yönelik yöntemler geliş

jtirildi. Bu yöntemler günümüzde de temel olarak

(doğru olmakla birlikte tümleşik devre teknoloji

sindeki ilerlemeler nedeniyle hızla yararsız olma

yolundadır. Modern geniş çapta tümleşik (LSI)

devrelerde ve karmaşık metal oksit yarıiletken

jMOS) devrelerinde bir geçit, tranzistor yada

diyot tasarrufu hemen hemen önemsizdir. Bazı du

rumlarda başka amaçlarla bir en aza indirgeme

(minimization) söz konusudur, örneğin geniş çapta

tümleşik devre yapımında, devre alanı, geçitler

ve modüller arasındaki iç bağlantılar önemlidir,

îç bağlantıların sayısı geniş ölçüde modülün bo

yutunu belirlerken devre alanının küçülmesi de

Üretimde artışa neden olmaktadır. Her iki durumda

da en aza indirgeme kaydadeğer ucuzluk sağlamak

tadır. Orta çapta tümleşik (medium scale integra

tion, MSI) devreler ile sayıcılar (counter), kay

ualı yazmaçlar (shift register), kod çözücüler

(decoder), çoklayıcılar (multiplexer), salt oku

bellekler (read only memozy, ROM) gibi birçok

sarmaşık mantık işlevleri ucuz, küçük devreler

lalinde gerçekleştirildi. Bunlarla ikili (binary)

fodlama ve kod çözme gibi işlemler bile yalnızca

3İr modül kullanarak yapılabilmektedir. Karmaşık

tümleşik devrelerin bu gelişimi kaçınılmaz olarak

nantık dizgelerinin tasarım yöntemlerini de etki

.emektedir. Birçok durumda standart orta çapta tüm

.eşiklik düzeyli devrelerin kullanılması gereksiz

geçitlere yol açsa bile geçit sayısının en aza

indirgenmesinden daha iyi sonuç vermektedir. De nek ki mantık dizgelerinin ucuza gerçekleştiril nesinin koşulları günümüzde değişmiştir; şimdi nodüllerin sayısı, baskı devrelerin ve kablajın oasrafları göz önüne alınmalıdır.

Bundan başka ve belki de daha önemli bir değişik Lik, tasarımcıların bu karmaşık elemanları bir altdizge (subsystem) devre elemanı olarak kullan naları; standart orta çapta tümleşimli yazmaçları, aritmetik ve mantık birimlerini kullanarak bir veri yapısı elde edip bütün işleyişi de programla man bir salt oku bellek denetim birimi ile yönet neleridir. Böylelikle mantık tasarımı basit geçit lerden değil, karmaşık elemanlardan oluşan daha yüksek bir altdizge düzeyinde ele alınmaktadır. Genellikle bu durumun da ötesinde dizge tasarım cılarının hangi modülleri istediklerinden çok, devre elemanı yapımcılarının sağladığı modüllerin Kullanılmasına dayanan bir oluşum gözlenmekte lir.

Sonuç olarak tasarımcılar az bir kuramsal bilgiy le yada hiç kuramsal bilgi olmadan sezgisel çalış aaya zorlanmaktadırlar. Bunun nedeni açıktır; ku ramın eyleme yetişememesi. Gerekli olan, şimdi elimizdeki gibi mantık geçiti düzeyinde değil, altdizge düzeyinde yeni bir kuramdır.

Bir başka büyük sorun mantık devrelerinin içer diği karmaşıklıktır. Devre elemanlarındaki ve çe şitli araçlardaki teknolojik gelişimin sonucunda yapılan yeniden gözden geçirmelerin dışında, ilk kuşak bilgisayarlardan bu yana sayısal dizgelerin temel tasarım yöntemlerinde çok az değişiklik oldu. Birşeyler yapılmadığı takdirde salt düşün cel çabanın, ileri bir atılım için engel oluştu racağı noktaya hızla yaklaşıyoruz. Sayısal dizge tasarımında bilgisayar kullanılması ise bu soruna ancak kısmen çözüm bulabilmiştir.

Bilgisayarlar modüllerin yerleşimi, kablai, deney, bakım gibi konularda çok verimli oldular [1,2]. Oysa gerçek sorunlar başlangıçtaki tasarım aşama larında, kavramsal düzeyde ve sonraki gerçekleş tirme aşamalarındadır. Tasarımcının dizgeden bek lenenleri vermesi ve bilgisayar donanımı (hardtrare) yada yazılımı (softtrare) yardımıyla dizgenin ta sarımlanması gerekmektedir [3]• Böyle bir çalışma sonucu bilgisayar bir mantık çizimi (diagram), akış çizimi yada en iyisi yerleştirme ve kablaj çizimi vermelidir. Bu kadar karmaşık bir iş için, dizgenin hem davranış (bilgi akışı) hem de işlev (veri akışı) düzeylerinde belirlenmesi ön koşul dur. Bunun ötesinde tasarımcıya karmaşık mantık dizgelerinin oluşturulmasında yarduncı olmak ama cıyla, dizgenin hem donanımını hem de yazılımını kapsayan bir yapısı oluşturulmalıdır. Ne yazık ki bu işlevi gerçekleştirecek bir gösterim (nota tion) henüz geliştirilememiştir.

2. KARMAŞIK TÜMLEŞİK DEVRELERLE MANTIK TASARIMI

Salt oku bellek, çoklayıcı gibi orta çapta tümle şik devreler uygulamadaki alışılagelmiş yöntemler üzerinde büyük etkiler yaptı. Birçok durumda ge leneksel en aza indirgeme yöntemlerine hiç gerek kalmamakta, tasarımcı gerçeklik çizelgelerinden (truth table) elde edilen yasal (canonical) te rimlerle çalışabilmektedir, özellikle salt oku bel leklerin kullanılması hem kombinasyonel (combina tional) hem de ardışık (seguential) devrelerin,

Şekil 1.

4den la çokloytcı

TT

I =A»y+Bxy+Cxy+D»y (o)

ab = öb*x+öbx+o6»+obx (b)

İLBKTRİK MÜHENDİSLİĞİ 236

İ Ü ••

karmaşık tasarım tekniklerine gerek olmadan, ucuz modüllerle kurulmasını sağlamaktadır.

2.1. Çoklayıcılar

Çoklayıcı devreler Boole işlevlerini verebildikle rinden kombinasyonel devrelerin gerçekleştirilme sinde kullanılabilirler [4]. Örneğin Şekil la'da görülen 4 den 1 e çoklayıcı devresi, genel amaçlı, üç değişkenli bir mantık modülü olarak kullanıla bilir [5]. Denetim girişleri (a, b) ile 0, 1, x ve x, 4 = 256 farklı giriş kombinezonu verir. Bu sayı 3 değişkenli Boole işlevleri sayısına eşit ol duğundan ( n değişken sayısı ise 2 z n ) , çoklayıcı devresi herhangi bir işlevi gerçekleştirmek ama cıyla kullanılabilir. Örneğin a ve b nin denetim girişleri, x in ise çoklanan değişken olduğu Şekil lb'de z = abx + abx + abx + abx doğrudan doğruya gerçekleştirilmektedir.

Genel olarak n değişkenli (n * 3) herhangi bir f(xı, X2,..., x ) mantık işlevinin aşağıdaki gibi açılmasıyla, çoklayıcının işlevi daha biçimsel o larak gösterilebilir:

f(*ı»*2

*n) = xix f(0,0,x

x)

+ xıx f (0,1,x

X,,)

+ x x f(l,0,x ,...,x )

+ x x f(l,l,x ,...,x )

(1)

Örnek olarak 3 değişkenli bir f(x,y,z) işlevini ele alırsak açılım sonucunda:

f(x,y,z) = xyf(0,0,z) + xyf(0,l,z)

+ xyf(l,0,z) + xyf(l,l,z)

buluruz. Burada f(0,0,z), f(0,l,z), f(l,O,z) ve f(l,l,z) artık (residual) işlevleri yalnızca z nin işlevidir ve her biri 0,1,z yada z olmak üzere 4 değerden birini alırlar. Dikkat edilirse bu denklem x ve y nin denetim girişleri olduğu yukarda deği nilen 4 den 1 e veri seçicisini (data selector) tanımlamaktadır. Bundan başka Boole işlevleri her değişken sayısına göre açılabilirler; örneğin 3 değişkene göre açılma, S değişkenli tüm Boole işlevlerini veren 16 dan 1 e veri seçicisi ile sağlanabilir.

Yukardaki açıklamalardan görüldüğü gibi her sayıda değişkeni olan genel amaçlı mantık modülleri yapı labilirse de, devrelerin karmaşıklığının artışı,, maliyet artışları, bakım zorlukları gibi nedenler göz önüne alınarak, çok değişkenli mantık işlev lerinin gerçekleştirilmesinde, az değişkenli bir kaç tane genel amaçlı mantık modülü kullanılmak tadır. Bu uygulama (1) denklemindeki artık işlevle rin yalnızca x in işlevi oluncaya dek yeniden açılmasına karşı gelen iki yada daha çok düzeyde diziler şeklinde bağlanmasıyla elde edilir.

Birkaç düzeyli uygulamalarda ilk düzeydeki denetim girişlerinin seçimi çok önemlidir; çünkü bu seçim ikinci ve daha sonraki düzeylerdeki çoklayıcı sa yısını etkiler. Olanaklıysa 0, 1 ve ortak giriş lerin (yani çoklayıcının veri girişlerinde payla şılabilen girişlerin) sayısının en uygunu bulun maktadır. Diğer bir yaklaşım daha ilerdeki düzey

lerde yer alan değişkenleri birbirinin aynı, yad tersi olarak seçmektir. Bu ikinci yaklaşım, çok layıcıların hem doğru hem de ters çıkışlarının olduğu durumda olanaklıdır. Bütün uygulamalarda amaç, daha ilerdeki düzeylerde gerekecek çoklayı sayısını azaltmaktır. İlerdeki düzeylerde deneti | girişlerinin (birçok uygulamada aynı ise de) de ğişmemesi için bir neden yoktur ve bu durum da sorunu biraz daha karmaşıklaştırır. Modüllere özgü denetim girişleri çoğunlukla önde gelen dü zeylerdeki gerekli modül sayısının azalmasına yo açar.

Çoklayıcı maliyetleri temel bazı geçit modülleri nin maliyetinin beş katı kadarsa da, bu gerçek leştirme yöntemi ile çok kazanç sağlanabilir. 16 dan 1 e çoklayıcı kullanımıyla sağlanan en görü nür kazanç baskı devre ve kablaj kolaylığıdır. Yedek malzeme sayısının azalması ve bakım kolay lığı da gözönüne alınmalıdır. Birbiri ardına di zilmiş modüllerin bir sakıncalı yönü imlerin ile leme zamanlarının artmasıdır.

Çoklayıcılar, TTM (transistor transistor logic, TTL) VEDEĞİL / YADADEGİL modüllerinden ortala 2 3 kat daha yavaştır, fakat bu fark birçok man tık devresinin en az iki geçit düzeyi gerektirdi gözönüne alınırsa dengelenmiş olur. Ne yazık ki ardarda bağlanmış çoklayıcıların kullanılması vej böyle dizgelerin en aza indirgenmeleri konusunda doğrudan doğruya uygulanabilecek bir kuram günü ; müze dek geliştirilememiştir. Bu arada burada \ yalnızca bir çıkışlı işlevlerin gerçekleştirilme; sini gözönüne aldığımıza da dikkat edilmelidir, i Birden çok çıkışı olan devreler bazı ek sorunlar neden olurlar.

2.2. Salt Oku Bellek Devreleri

Salt oku belleklerin kullanılmasıyla kombinasyon ve ardışık devrelerin gerçekleştirilmesi çok ko laylaşmaktadır [ 6 , 7 ] . Alışılagelmiş en aza indi geme tekniklerinin kullanılmasına yada uygun du rum belirlenmesine gerek yoktur. Tasarımcı dolay sız olarak doğruluk çizelgesini yada durum çizel gesini kullanabilir.

örneğin kombinasyonel bir devrenin gerçekleşti rilmesinde, anahtarlama değişkenleri salt oku belleğin adres girişleri olarak kullanılır ve istenen çıkış değerleri de salt oku belleğe yer leştirilir. Böylece bir giriş kombinezonu salt oku belleğe uygulanınca, adreslenen sözcük (yani çıkış değeri), belleğin çıkışında bulunur. Salt oku belleklerin birden fazla çıkışlı devreler i özellikle çok uygun olduğu açıktır, çünkü belle) sözcüklerinin her biti bir çıkış değerini verebi lir.

Salt oku belleğin seçimi, değişken çıkış işlevi sayısı tarafından belirlenir, örneğin n değişket bir devre 2n sözcüklü bir salt oku bellek gerek tirecektir. Sözcük uzunluğu ise doğrudan doğruyj istenen ^ıkış sayısına bağlıdır.

Değişken sayısı n olan bir işlevde küçük terin (minterm) sayısı 211"1 den büyükse çoğunlukla iş levin tersinin programlanması daha uygundur. Bu durum büyük terim (maxterm)lerin kullanılmasına eşdeğerdir ve salt oku belleğin çıkışının evrib

ELEKTRİK MÜHENDİSLİĞİ 2:

siyle (inversion) istenen işlev elde edilir. Dik kat edilmesi gereken bir özellik, çıkışta belirli bir değer vermesi istenmeyen, tanımlanmamış giriş birleştirmelerinin (İngilizcede don't çare olarak adlandırılan durumların) salt oku bellek kullanı larak gerçekleştirilen tasarımlarda bir önem ta şımamasıdır; çünkü bu devreler standart büyüklük tedir ve istenen sözcük sayısında bir indirim olanaksızdır.

Çok sayıda değişkeni olan uygulamalarda her de ğişkenin bellekte gereken söz.cük sayısını iki kat çoğaltması nedeniyle, tek bir salt oku bellek kullanılması olanaksızdır. Bu zorluk birçok du rumda ardarda bağlanmış küçük salt oku bellekler kullanılarak yenilebilir. Daha büyük bellekler elde etmek için salt oku belleklerin birbirine bağlanması her zaman olanaklı olduğundan, örneğin iki tane 32 x 8 bit sözcüklü birim bağlanarak 64 x 8 bit sözcüklü bir bellek oluşturulabilir. Alt dizge (yani salt oku bellek) düzeyinde bir en aza in dirgeme ardarda bağlantı tekniğiyle sağlanır.

Çok düzeyli bir gerçekleştirmeye örnek olarak 6 değişkenli

T = £(5,15,20,29,41,42,45,47,53,58,61,63)

işlevini ele alalım. Devrenin ardarda bağlı salt oku belleklerle kurulması için değişkenler önce parçalanmalı, sonra istenen veri sıklığını elde etmek için yeniden kodlanmalıdır. Anahtarlama iş levi çoğunlukla ortak değişkenler yada küçük te rimler taşıdığından bu işlem olanaklıdır, örneğin Çizelge l'de değişkenler (AB) ve (CDEF) kümelerine ayrılabilirler. Şimdi (CDEF) içinde yalnızca (0100, 0101, 1001, 1010, 1101 ve 1111)

bulunduğuna dikkat edilirse, bunları 3 bitli bir kod ile gerçekleştirmek olanaklıdır. Bu arada 0 ve çıkışta belirli bir değer vermesi istenmeyen giriş kombinezonlarının da kodlandığına dikkat e dilmelidir. Şekil 2'de ardarda bağlanmış 2 salt oku bellek gösterilmektedir. CDEF birinci salt oku belleğe verilmekte, bunun verdiği Zı, Z2, Z çıkışları A ve B ile birlikte, sonuçtaki işlevi gerçekleştiren ikinci salt oku belleğe uygulanmak tadır.

Bu uygulamada ilginç olan yön dört tane 1 6 x 4 bit bellek kullanılarak gerçekleştirilebilecek bir devrenin ardarda bağlantı yardımıyla üç adet 16 sözcüklü salt oku bellek ile gerçekleştirilebilme sidir.

şekil 2.

c—*

D—•>

Salt oku Dclltkl

Z1

16 sözcük 4 bit

Z2

t iÜ 1

I 23 I

Salt oku

; ballek 2 32 sözcük 4 bit

Özellikle daha çok sayıda değişkenli işlevlerde bu teknikle daha büyük kazançlar sağlanabilir. Ne yazık ki, kuramsal bir tasarım algoritması ol madığından, yöntem doğal olarak sezgiseldir. Uy gulamada birden fazla çıkış gerektiğinde sezgisel tasarımın karşılaştığı sorunlar çok zor çözülmek tedir. Özel salt oku bellek devreleri tasarımla yan yarıiletken yapımcıları tarafından gerçeklik çizelgelerini en uygun yöntemle parçalayan ve kod layan bazı bilgisayar algoritmaları geliştiril miştir.

Çizelge 1.

a. Yüksek terimler

Ondalıklı yapı

M

00 0101

00 1111

01 0100

01 1101

10 1001

10 1010

10 1101

10 1111

11 0101

11 1010

11 1101

11 1111

b.Payla$ılan terimler

Kodlanmış yapı

0100 0101 1001 1010 1101 1111 diğer terimler

001 • o10n0

101 110 000

c. Birinci düzey salt oku bellek

Giriş değişkenleri

AB

Çıkışlar TıT2T,TH

r

Sözcük g k ı j ı

• Salt oku

bellek

»Z

8 sözcük

— *ı

p 4 bit

V

3.

Kolayca tahmin edilebileceği gibi salt oku bel lekler eşzamanlı olan ve olmayan ardışık devreler için de çok uygundur. Salt oku belleklerin kulla nılmasıyla gerçekleştirilen tasarımın ilk adımı yine akış çizelgesinin belirlenmesidir. Çizelge 2'de eşzamanlı olmayan tipik bir ikiye bölen sa yıcının akış çizelgesi görülmektedir. Geçiş çizel gesi dışardan x girişi uygulandığında şimdiki durumdan gelecek duruma geçişleri göstermektedir: Şekil 3'de çizilen devrede yıy2 çıkışlarının doğ rudan doğruya salt oku belleğin girişlerine uygu lanarak, istenen ardışıklık özelliği, yani geri besleme işlemi gerçekleştirilmektedir. Devrenin bir Moore makinesi olduğuna, daha genel bir Mealy makinesinin de çıkış işlevlerinin dolaysız olarak salt oku belleğin uygun bitlerinden elde edilebi leceğine dikkat edilmelidir.

Salt oku belleklerin etkin tümleşik devrelerden oluşması ve dolayısıyla geribesleme yolunda gereken kazancın sağlanabilmesi nedeniyle bu tür uygulama lar olanaklıdır. Eşzamanlı olmayan kararlı durum koşulu, salt oku belleklerde çıkış sözcüğünün kendi yerini adreslemesiyle, devingen bir çevre oluştutmasıyla sağlanır. Böylece salt oku bellek

Durum Değişkenleri y y ı 2

00 10 11 10

Giriş X

00 01 11 01 11 10 00 10

Çıkış

Z

0 0 1 1

a. Akış çizelgesi

Çıkış sözcüğli

çizelge 2.

b. Geçiş çizelgesi

devresi alışılagelmiş VEDEĞİL / YADADEGİL devre lerine tamamiyle benzerdir. Ayrıca ek bir olumlu özellik, durgun tehlikeler (static hazard) için önlemlere gerek kalmamasıdır. En aza indirgeme sırasında oluşan bu tehlikeler, salt oku bellek gerçekleştirilmelerinde tüm terimler kullanıldı ğından karşımıza çıkmaz.

GÖzönüne alınması gereken bir zamanlama sorunu varsa da, salt oku bellek kullanarak, benzer bir şekilde eşzamanlı makineler de yapılabilir. Bazı durumlarda salt oku belleğin bir engelleme girişi vardır ve bu, dizge saati olarak kullanılabilir. Örneğin giriş uçlarındaki geçici durumlar sona erinceye dek çıkışlar engellenebilir. Çevredeki gerekli gecikme dışardan bağlanan orta çapta tüm leşik D türü ikiduraklılar kullanılarak çıkışların adres girişlerine uygulanmasından önce gerçekleş tirilebilir.

Mantık devresi tasarım kuramı üzerinde, salt oku bellekli eşzamanlı makinelerin etkisini incelemek ilginç olabilir. Ardışık olmayan devrelerin (örne ğin iki duraklı giriş denklemlerinin) en aza indir genmesinin gereksizliği açıktır. Benzer şekilde eşzamanlı makineler için en uygun durum belir lenmesi yöntemleri de gereksizdir. Bunlara karşı lık durumların azaltılması ve satırların azaltıl ması yöntemleri, salt oku bellek sözcük sayısını azaltmakta kullanılabileceklerinden önemlerini biraz korumaktadır. Bir salt oku belleğin eşzaman lı makinede kullanılması için boyutunu belirleyen tek koşul, giriş ve durum kodları için kullanılan bitlerin toplamının salt oku belleğin adres bit lerinden küçük yada ona eşit sayıda olması gere ğidir. Salt oku belleğin sözcük uzunluğunu belir leyen tek koşul ise durum kodu ve çıkış işlevleri , için gerekli bit sayısıdır.

Salt oku bellekler kullanarak ardışık makineler tasarımlayanlara yardımcı olacak kuram da çok az dır. Belleğin artırılması için salt oku bellekle rin ardarda bağlandığı büyük dizgelerde bu yoksun luk özellikle sorun yaratır. Salt oku bellek diz gelerinde yararlı olabilecek bir kuramsal kavram j büyük ardışık makinelerin daha küçükler tarafın dan gerçekleştirilmesidir. Bu küçükler daha son ra seri paralel bağlanarak büyük makinenin özel liklerini taşıyan bir dizge oluşturabilir [8] . Bu çalışmalar verilen bir makine için gereken bel leği azaltmak amacıyla kullanılabilir. Ashenhurst1 [9Jun eski çalışmaları ardarda bağlanmış salt oku bellek uygulamaları amacıyla yeniden değer lendirilebilir.

Yukardaki tartışmada salt oku belleklerin ekono mik üstünlüğü görülmemektedir. Örneğin, tartışı lan ardışık devrelerin alışılagelmiş mantık birim leriyle gerçekleştirilmesi, salt oku bellek kul lanımından çok daha ucuza sonuçlanırdı. Buna kar şılık bir tek birimin kullanılmasındaki kolaylık, tasarım, deneme, bakım giderlerinin azlığı düşü nülürse önemli üstünlükler ortaya çıkar. Kısacası günümüzde salt oku belleğin kullanılıp kullanıl maması konusunda özenle seçim yapılmalıdır. Kü çük dizgeler için mantık paketleri hâlâ en ucuz yöntemdir ama büyük sayıda üretilen dizgeler için orta tümleşiklik düzeyli devreler çok daha üstün dür. Yalnızca yeniden programlanmasıyla birçok

'MÜH i

HHBF

\ farklı işlevlerin gerçekleştirilebilmesi de salt • oku bellek kullanımında olumlu yönlerden biridir. ! Böylelikle temel devre yapısı değişmeden, yeni bir . salt oku bellek yerleştirilmesiyle, örneğin, : ardışık bir kodlama devresinin ürettiği kod değiş tirilebilir. Bu özelliğe "yüklenebilir kimlik" adı verilmektedir. Kavramın özellikle rasgele erişimli bellek kullanımında çok önemli olduğuna, "kimliğin' sürekli değişebileceğine dikkat edilmelidir. Bu düşünce çizgisinin doğal uzantısı Aleksander [lO] tarafından tanımlanan uyumlu (adaptive) mantık dizgeleridir.

mamış" olmak üzere üç konumlu, yazılır okunur gö zelerden oluşan bir bellek dizisidir. Bu durumda salt oku bellek bir gözesel dizi olarak belirle nebilir. İşlevsel belleğin önde gelen üstünlüğü ya sal (canonical) terimlerin saklanmamasıyla sağla nan azaltılmış bellek boyutudur.

Yukarda sözü edilen mantık modülleri tasarımcı tarafından piyasada bulunamaz, yalnızca dizge ta sarımında günümüz eğilimlerini belirtmek amacıyla bunlara değinilmiştir. Ayrıca bu dizgelerin ço ğunluğu bilgisayar endüstrisinden kaynaklanmış özel sorunların (örneğin denetim biriminin tasa rımı) çözümüne yönelmiştir. Günümüzde bunlardan çok daha aşağı bir dizge düzeyinde olan salt oku bellek ve çoklayıcı dışında hiçbir genel amaçlı altdizge birimi bulunamaz.

3. SAYISAL DİZGELERİN MODÜLLERLE GERÇEKLEŞTİRİLMELERİ

Sayısal dizgelerin (özellikle bilgisayarların) uygun mantık modüllerine parçalanması, dolayısıyla geniş çapta tümleşim teknolojisinin tüm üstünlük lerinden yararlanılması yönünde günümüze dek bir çok çalışma yapıldı. Teknoloji açısından geniş çapta tümleşimli bir mantık modülünün istenen ö zellikleri;

a. Yüksek devre yoğunluğu, yani çok sayıda geçit, b. Düzenli yapı ve iç bağlantı örgüsü, c. Devreden çevreye bağlantı oranının yüksek olması, d. Kullanımda esneklik, e. Deneme kolaylığı olarak sıralanabilir.

örneğin birçok birim, teknoloji için uygun olmak la birlikte, yeterli bir dizge kuramının yokluğu nedeniyle, böyle bir araç için gereken esneklik ten yoksun oldu. Bu bölümde dizge gerçekleştiril mesinde kullanılmak üzere önerilen birkaç önemli altdizgeyi gözden geçireceğiz.

Sayısal altdizgeler üzerindeki çalışmaların ço ğunluğu bilgisayar tasarımına yöneliktir. Fodraza, Gregg ve Slager [il] in tanıttığı bir dizge, genel olarak paralel veri işlemde (data processing) uy gulanabilecek dört tane orta çapta tümleşimli yapı öbeği kullanır. Bu soruna bir başka yaklaşım gözesel (cellular) diziler kullanmaktır ve bu ko nuda önemli ölçüde çalışma yapılmıştır [12] . Gö zesel diziler konusundaki ilk çalışmalar verili bir dizi içinde herhangi bir anahtarlama işlevi gerçekleştirecek bir algoritma geliştirmek, böyle ce dizinin evrensel bir anahtarlama öğesi olduğu nu göstermek üzerine yoğunlaşmıştı. Daha sonraki çalışmalar, örneğin Kautz[l3], Nicoud [l4] , Dean [15] , Deverell ve diğerleri [16,17,18] ise özel a maçlı diziler kullan ımını konu edinmektedir. Sa yısal bilgisayarın denetim yapısı ve mikro prog ramında kullanılmak üzere Jump ve Fritsche |İ9J programlanan gözesel diziler de tanımladılar. IBM'den Gardner [20]in önerdiği işlevsel bellek de etkin (aktif) gözesel diziler kullanarak geniş çapta tümleşim uygulamasına getirilen benzer bir çözümdür. Dizgenin temeli, " 0 " , " 1 " ve "tanımlan

Modüller ile tasarımda daha genelleştirilmiş tek pratik yaklaşım, özel "yazmaç aktarım" (register. transfer) birimleri kullanan PDP 16 kavramıdır [2l] . Yazmaç aktarım dizgesi, temel yazmaç işlemlerini ve geçişlerini, verinin ve denetim imlerinin saklan masını, çevre araçlarıyla ilişkileri sağlayan 20 kadar baskı devre biriminden oluşur. Kullanım sı rasında tasarımcı uygun yazmaç aktarım birimlerin den oluşan bir veri yapısı kurar ve akış çizimi tekniği kullanarak gerekli denetim ve işlem al goritmalarını belirler. Böylelikle elde edilen a kış çizgesi doğrudan doğruya denetim mantık dev resinin kablajını verir.

Özet olarak, günümüzde, sayısal dizge tasarımında temel geçitlerin yerini alabilecek altdizge düzeyin de evrensel bir birim yoktur. Walker [22] birçok temel gereksinmeyi karşılayabilecek bir düğüm mantık (node logic) dizgesi önermişse de, hâlâ kuramsal bir tasarım yöntemi geliştirilememiştir.

Bu durumun nedeni nedir? Evrensel bir dizge bi riminin tasaıunlanması gerçekten olanaklı mıdır? Bu soruların yanıtı,biçimlenmiş bir dizge kuramının olmadığı gerçeğindedir. özel bir birimin gelişti rilmesi ve kullanılması, uygun bir tasarım yön teminin üretilmesi için kuramsal bir temel oluş v turulmalıdır. Bu kuramın başlangıç noktası da değerlendirmeye ve tasarıma yönelecek, dizge be lirlenmesi ve tanımlartmasıdır.

4. SAYISAL DİZGELERİN SUNULUŞU

"Bilgisayarlar yardımıyla tasarım" (computer aided design) çevresi içinde mantık yapılarının sunulması için en iyi yöntem aşağıda sıralanan nitelikleri taşımalıdır:

a. Hem donanım hem yazılım işlemlerini sunabil meli, • b. Tasarımcı tarafından kolayca özümlenmeli,de ğiştirilmesi ve düzeltilmesi kolay olmalı, c. Tasarımcılar, uygulayıcılar ve kullanıcılar a rasında yanlış anlamaya yol açmayacak kesin tanımlar ile iletişim sağlanmalı, d. Hem donanımda hem yazılımda tanıtmadan gerçek leştirmeye dek ilerlenebilmeli ve uygulamanın en uygun yöntemine açıklık getirmeli,

ELEIÇTRİK MÜHENDİSLİĞİ 236

sayısal elehtronih

e. Eşzamanlı olan ve olmayan koşut (paralel) iş lem yürütülebilmeli, f. Mantık geçiti düzeyinde değil, çok değişken li dizgelerde, yani makro yada altcizge düze yinde bilgi akışını sunabilmeli, g. Adım adım benzeşimden çok dizgenin şekilsel dav ranış çözümlemesine yönelmeli, h. Önceden tanımlanan altdizgeleri de içine alan öbek yapılı, öncelikli bir yöntem olmalıdır.

Yazında sayısal dizgelerin tanıtılması ve tasarı mı için kullanılan çeşitli teknikleri üç genel alanda toplayabiliriz:

a. işlevsel tanıtıcı programlama dillerij Yazmaç aktarım dilleri, benzeşim (simulation) dilleri (APL gibi);

b. Algoritma içeren teknikler; durum çi zelgeleri, düzenli deyimler (regular expressions) akış çizimleri gibi sonlu durum (finite state) makine kuramına dayananlar;

c. Yönlü çizge (graph) teknikleri; durum çizimleri, Petri ağları kullanımı gibi yöntemler.

Dizgenin belirlenmesi ve tasarımı için gereken, yukarda sıralanan niteliklerden birçoğu bu tek niklerin birinde yada diğerinde vardır ama genel likle bugüne dek tanıtılan yöntemler kusursuz sa yılamaz, örneğin işlemlerden kaynaklanan program lama dilleri, sağlam bir matematiksel yapıya sahip olamamanın sakıncalarını taşırlar. Bu nedenle de her tasarım yada değerlendirme işlemi, yorucu bir şekilde mantık koşullarının tüm olanaklarının göz den geçirilmesine dayanır. Daha da ötede bellek boyutunun büyümesini zorunlu kılar. Tanıtılan bütün yöntemler içinde iki tanesi, "yazmaç akta rım" ve "Petri ağları" sınırlı bir başarı sağla mıştır. Bu nedenle biraz daha ayrıntılı ele alın maları gereklidir.

4.1. Yazmaç Aktarım Dilleri [23 25]

Bilgisayar dizgelerinin tasarımında kullanılan sezgisel tasarım yöntemleri genellikle önceden tanımlanmış bir yazmaç (register) yapısı çevre sinde odaklaşır. Daha sonra makine dilindeki ko mutların uygulanması, mikro program adı verilen, yazmaçlar arasında verilerin geçişini ve işlemleri denetleyen mikro düzeyinde bir dizi yardımıyla o lur. Yazmaç yapısı ve bunlar arasındaki mantık işlemlerini belirleyen bir yazmaç aktarım dili kullanılarak bu sezgisel işlemler yarı özdevimsel hale getirildi. Bu tekniği kullanarak özel bir makine komutları topluluğu, yazmaç aktarım dili içinde işlemlere çevrilebilir, örneğin;

|C| : T R + S

(2)

C = 1 mantık değerindeyken R ve S yazmaçlarının içindeki sayıların toplanıp sonucun T yazmacı i çine yerleştirildiğini gösterir. Adı ve boyutu programın başında verilen yazmaçların içindekiler n bileşkeli bir vektör olarak işlem görür. İçin deki öğeler de altsimge (subscript) kullanılarak belirtilebilir:

R(3) © '(2)

Çeşitli mantık ve aritmetik işlemleri örneğin +,

", © vb. bu dil içinde yer alabilir. Temelde

yazmaçlar arası koşut veri yolları ve işlemlerin

tanımlanmasında yazmaç aktarım dilleri başarıyla

kullanılır. Denetim işlemleri ise ya eşzamanlı

(synchronous) dizgelerde program cümlelerinin ya

zılışındaki sıralamaya uygun olarak yada çeşitli

koşul ilişkileri kullanılarak gerçekleştirilir. Ör

neğin yukardaki (2) denkleminde |c| yalnızca bir

sjiat girişi ( |Cı|, | C 1 , |C | vb.) yada

|Aı'A *A7*C = l| gibi birleşik bir koşul olabilir.

Mikro programlar (yada genel olarak mantık dizge leri) yazmaç aktarım dillerinin cümle yapısı için de değerlendirildikten sonra, dizgenin mantık ge çitleriyle gerçekleştirilebileceği Boole denklem lerinden oluşan kümelere dönüştürülebilirler. Ne yazık ki bu yolla elde edilen sonuç, geleneksel tasarım yöntemlerinden çok daha fazla sayıda geçit gerektiren verimsiz bir dizgedir. Yazmaç aktarım dilleri dizge benzeşiminde ve değerlendirilmesinde de kullanılabilir.

Özellikle IBM tarafından geniş ölçüde kullanılan

bir dil Iverson gösterimine dayanan APL dilidir

[26,27]. Iverson gösterimi temelde vektörler

(yazmaç) ve diziler (bellek matrisleri) ile kar

maşık ardışık mantık işlemlerini ve yazmaçlararası

aktarımları mikro program cümlelerine dönüştüren

genel amaçlı algoritma yapılı bir dildir. Iverson

tüm bir dizgenin tanımlanmasında [28] ve ALERT diz

gesinde bir mantık tasarım dili olarak kullanıl

mıştır [25] . Bu tasarım dizgesi IBM 1800 bilgi

sayarının büyük kısmında kullanılmış ama gerekli [

olandan % 160 daha fazla sayıda geçit gerektir i

mistir.

Yazmaç aktarım dilinin bir büyük sakıncası tasa i runlamayı eşzamanlı denetim ve önceden belirlenen yazmaç yapıları içinde düşünmeye zorlamasıdır. Daha da ötede, yazmaç aktarım dili yaklaşımı yal : nızca donanım dizgelerine uygulanabilir. Bu dil deki tanımların, alışılagelmiş anahtar lama (switch \ ing) kuramı ile değerlendirilebilecek durum çizel gelerine nasıl dönüştürülebileceği Gerace'nin ça ; lışmalarında [29] gösterilmiştir. Stabler de ge .; liştirdiği [30] benzer bir yöntemde, denetim işlem j lerini durum çizelgeleri cinsinden belirlemekte, j mantık işlemleri yerine yazmaç aktarım dili cüm lelerini kullanmakta ve bu ikisi arasındaki dönü şümü (hız ve donanım güçlükleriyle birlikte) gös termektedir.

4.2. Petri Dizgeleri [31 33]

Temelde durum çizimi (state diagram) yaklaşımına çok benzeyen Petri ağları dizge belirlenmesi ve gerçekleştirilmesine daha genel bir çözüm getir mektedir. Petri ağları bazı düğümlerden ve sayısal dizgedeki denetim yapısını yansıtan yönlendirilmiş çizgelerden oluşur. Şekil 4a'da gösterildiği gibi, Petri ağında iki tür düğüm vardır: Çember ile gösterilen "yerler", ve çubuklarla gösterilen "geçişler". Her yönlendirilmiş çizgi, bir yeri geçişe yada geçişi yere bağlar; ilk durumda yer, geçiş yeri olarak adlandırılır, ikincisinde ise yere, geçişin çıkış yeri adı verilir. Koşut yada aynı anda olan işlemlerin Petri ağında kolaylıkla gösterilebildiğine dikkat edilmelidir.

Geçiş

Yer

a) Denetim Yapısı

hazır gen

b) Veri Yapısı

Şekil 4.

fetri ağı üzerindeki çeşitli yollar (ilk olarak |olt tarafından önerilen) işaret olarak belirti ttoken) kullanan bir oyuna benzetilebilir. Bir i aretten diğerine ağ üzerindeki ilerleme aşağıda ii kurallara uyarak sağlanır: w Tüm giriş yerlerinde bir belirti varsa bir ge çiş sağlanır. '). Olanak verilen herhangi bir geçiş başlatıla

I bilir.

\. Geçişin başlatılmasıyla belirtiler giriş yerle ! rinden çıkış yerlerine iletilir. j'etri ağlarının, sayısal dizgelerin denetim yapı larına uygulanmasında, eşzamanlı olmayan bir ça i.ışma varsayılır ve veri yapıları ile denetim yapı ları arasında gidip gelen denetim imleri gönderi ü r . Veri yapısındaki (toplama, çarpma gibi) işlem eri başlatmak için denetim yapısından bir "hazır" .mi gönderilir; işlemi gerçekleştiren birim ise şi bitince bunu bildirir ("El sıkma" ilkesi), (öylece Petri ağı için aktarma başlatılma süreci [e aşağıdaki temel adımları sağlayacak şekilde jeliştirilir: ı. Giriş yerlerinden belirtileri al. ı. İşlem birimine "hazır" imi gönder. :. Gelecek yanıtı bekle. 1. Çıkış yerlerine belirti koy.

ekil 4b'de (x + y)(x2 + y) / z2 gösterimini ulmak için gereken denetim ve veri yapıları gös :erilmiştir. Q yerine bir belirti yerleştirmekle hazır imine eşdeğer) işlem başlar, x,y ve z yaz

maçları yüklenince veri yapısı bunu bildirir. Daha sonra yukarda belirtilen aktarma başlatma kuralları uygulanarak a, b, c aktarmaları sağlanır ve bu işlemler z de bir belirti olmasıyla belir tilen, görevin tamamlanmasına dek sürer.

Bir denetim devresinin her bir işlemi yerine (ör neğin belirti taşıyan bir yer, dallar, birleşim ler) bir donanım devresi yerleştirilebilir. Bun ların kullanımıyla bir Petri ağından denetim man tığına dolaysız geçiş kolayca sağlanır.

Case Western Reserve Üniversitesinde geliştirilen LOGOS dizgesi [34] için yürütülen donanım/yazılım belirleme ve gerçekleştirme çalışmalarında bu kav ramlar kullanılmaktadır. LOGOS dizgesi, sayısal dizgeleri (hem donanım, hem de yazılım işlemleri ni) , biri veri akışı diğeri denetim olarak iki yönlendirilmiş çizge (directed graph) olarak ele alır. Veri çizgesi, veri yapısının algoritmasını ve üzerindeki dönüşümleri tanımlarken, ilgili denetim çizgesi de dönüşümlerin zamanlamasını ya par ve denetim akışını tanımlar, öncelikli birim ler halinde bir yaklaşım izlenir ve sonuçtaki dizge daha alt düzeylerde belirlenen öğelerden oluşur. Denetim çizgeleri donanım olarak kolayca gerçekleştirilebilir ama veri çizgesinin nasıl gerçekleştirileceği şimdilik kesin değildir. Çözüm leme algoritmaları ve benzeşim işlemlerinin elde edilmesi konularında da önemli çalışmalar yürü tülmüştür.

Kusursuz bir tasarım yolu geliştirilinceye dek çözülmesi gereken birçok sorun vardır. Yazmaç ak tarım tekniği, yazmaç yapılı dizgelere uygundur, fakat özellikle donanıma yöneliktir ve çözümleme (benzeşim karşıtı olarak) algoritmaları henüz ge liştirilmemiştir. Bu yazıda tanıtılan yöntemler içinde, Fetri ağlarına dayanan LOGOS dizgesi en umut verici yöntem olarak görülmektedir.

5. SONUÇLAR

Son on yıl içinde tümleşik devre teknolojisindeki hızlı gelişmeler, temel mantık geçitlerini kulla nan tekniklerin hızla yetersiz kalmasına yol aç tı. Sayısal dizgelerin orta çapta tümlesimli ve geniş çapta tümleşimli birimler kullanımı ile, karmaşık mantık işlevlerini gerçekleştirecek bi çimde kurulması güncel bir konu durumuna geldi. Buna ek olarak mikro işlemci yongaları (micro processor chips) gibi altdizge öğelerinin piyasa ya sürülmesi de dizge tasarımının genel karmaşık lığını artırmaktadır.

Ne yazık ki kuram, eylemin hızına ulaşamadı ve şim di, altdizge düzeyinde uygun bir tasarım kuramı olmamasının neden olduğu büyük bir engelin önün deyiz. Yarının mantık dizgeleri yalnızca sezgisel yöntemlerle tasarımlanmayacak denli karmaşık ola caktır.

Geleceğin karmaşık dizgelerinin tasarımında bil gisayar yardımlı tekniklerin önemli rol oynayaca ğı kesindir. Ne var ki günümüzde mantık dizgeleri nin tasarımı için düşüncel (ideal) bir belirleme, değerlendirme ve tasarım yöntemi yoktur. Sayısal dizgelerin gelecekteki gelişimi için uygun bir tasarım yönteminin elden geldiğince çabuk geliş tirilmesi gereklidir.

lELEKTRİK MÜHENDİSLİĞİ 236

KAYNAKLAR:

[ l] Breuer, M.A.; "Recent Developments in the Design and Analysis of Digital Systems", Proc.IEEE, Cilt 60, s.12 27, 1972.

[ 2] Breuer, M.A. (ed); Design Automation of Digi tal Systems, Cilt 1: Theory and Technique, N.J.: Prentice Hall, 1972.

[ 3] Lewin, D.W., Purslovr, E. ve Bennetts, R.G.; Computer Assisted Logic Design the CALD System : Conf. on Computer Aided Design, IEE Conf. Pub.No.86, s.343 51, 1972.

[ 4] Anderson, J.L.; "Multiplexers Double as Logic Circuits", Electronics, Cilt 42, No 22, s.100 5, 27 Ekim 1969.

[ 5] Yatı, S.S. ve Tang, C.K.; "Universal Logic Modules and Their Applications", IEEE Trans. on Computers, Cilt C 19, S.141 9, 1970.

[ 6] Fletcher, fi.I. ve Despain, A.M.; "Simplify Combinational Logic. Circuits", Electronics Design, sayı 13, s.72 73, Haziran 1971, Sayı 14, s.70 72, Temmuz 1971.

[ İ] Kramae, F.; "Standart Read Only Memories Simplify Complex Logic Design", Electronics, Cilt 43, Sayı 1, s.88 95, 1 Ocak 1970.

[ 8J Hartmanis, J. ve Stearns, R.E.; Algebraic Structure Theory of Seqüential Machines, N.J: Prentice Hail, 1966.

[ 9] Ashenhurst, R.L.; "The Decomposition of Svitching Functions", Annals of Computation Laboratory of Harvard University, Cilt 29, s.74 116, 1959.

[îo] Aleksander, I., Stonham, T.J. ve tiilson M.T.D.', "Adaptive Logic for Artificially Intelligent Systems", The Radio and Electro nic Engineer, Cilt 44, s.39 44, Ocak 1974.

[il] Podraza, G.V., Gregg, R.S. ve Slager, J.R.; "Efficient m.s.i. Partitioning for a Digital Computer", IEEE Trans. on Computers, Cilt C 13, s.1020 8, 1970.

[12] Hirmick, R.C.; "A Survey of Microcellular Research", J.Ass.Comput.Mach., s.203 41, Nisan 1967.

[l3] Jtautz, W.H.; "Cellular Logic in Memory Ar rays", IEEE Trans. on Computers, Cilt C 12, s.719 27, 1969.

[l4] Nicoud, J.D.; "Iterative Arrays for Radix Conversion", IEEE Trans. on Computers, Cilt

C 20, s.1479 89, 1971.

[15] Dean, K.J.; "Conversion Betveen Binary Code and Some Binary Decimal Codes", The Radio and Electronic Engineer, Cilt 35, s.49 53, 1958.

[l6] Deverell, T.; "The Design of Cellular Arrays for Arithmetic", The Radio and Electronic Engineer, Cilt 44, s.21 26, Ocak 1974.

[l7] Spencer, A.J. ve Buckle, P.M.; "Programmable Shift Registers for Numerical Multiplication", The Radio and Electronic Engineer, Cilt 44, s.33 8, Ocak 1974.

[l8] Jayashri, T. ve Basu, D.; "Cellular Array for Multiplication of Signed Binary Numbers' The Radio and Electronic Engineer, Cilt 44, s.18 20, Ocak 1974.

[l9j Jump, J.R. ve Fritsche, D.R. ; "Microprogramm Arrays", IEEE Trans. on Computers, Cilt C 21 s.974 84, 1972.

[20] Gardner, P.L.; "Functional Memory and its Microprogramming Implications", IEEE Trans. on Computers, Cilt C 20, s.764 75, 1971.

[2l] Bell, C.G. , Eggert, J.L. , Granson, J. ve

trilliams, P.; "The Description and Use of j

Register Transfer Modules (RTMS)", IEEE Tranj on Computers, Cilt C 22, s.495 500, 1972. !

[22] Halker, B.S. ; "The Design of Sequential Logi|

Circuits", The Radio and Electronic Engineerj

Cilt 43, s.45 9, Ocak 1974.

[23] Schoor, H.; "Computer Aided Digital Design [

and Analysis Using a Register Transfer Langu

age", IEEE Trans. on Electronic Computers, !

Cilt EC 13, s.730 57, 1964.

[24] Duley, J.R. ve Dietmeger, D.L. ; "A Digital i

System Design Language (DDL)", IEEE Trans. i

on Computers, Cilt C 17, s.850 61, 1968.

[25] Friedman, T. D. ve Yang, S.C.; "Methods üsed

an Automatic Logic Design Generator (ALERT)"

IEEE Trans. on Computers, Cilt C 17, s.1044

61, 1968.

[26] iversem, K.E.; A Programming Language, New ;

York:Wiley, 1962.

[27] Mili, F.J. ve Peterson, G.R.; Digital Systeı^

Hardvare Organization and Design, Nev York:

Wiley, 1973.

[28] Falkoff, A.D., iver son, K.E. ve Sussenguth, i

E.H.; "Formal Description of System / 360", !

IBM Systems J., Cilt 3, s.198 262, 1964. {

[29] Gerace, G.B.; "Digital System Design Automa

tion a Method for Designing a Digital

System as a Sequential Netvork System",

IEE Trans. on Computers, Cilt C 17,

s.1044 61, 196Ö.

j

[30] Stabler, F.P.; "Micro program Transformatiori

IEEE Trans. on Computers, Cilt C 19, s.908 ;

16, 1970.

[3İ] Holt, A.W.; "Information System Theory Pro [

ject", Applied Data Research, Tech.Report No

RADC TR 68 305, 1968.

E

[32] Patel, S. ve Dennis, J.B.; Tke Description and Realization of Digital Systems, Proc.Coi Conf. 72, Sixth Annual IEEE Computer Societ^ Int.Conf., s.223 6, 1972.

[33] Holt, A. W. ; "Introduction to Occurance Systems", in Associative Information Tech niques, (Jacks, E.J. ed.), Nev YorktElsevieı 1971.

[34] Heath, F.G.; "The LOGOS System", Conf. on Computer Aided Design, IEE Conf. Pub.No 86, s.225 30, 1972.

ELEKTRİK MÜHBNDÎSLİĞ1 23